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半导体器件的电气过应力和静电放电故障——第

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  EDN China设想实例模仿设想EMC/EMI/ESD 注释

  静电可被定义为物质概况累积的静态电荷或静态电荷之间交互感化累积的电荷。电气过应力(EOS)和静电放电(ESD)是电子行业面对的严沉挑和之一。凡是来说,半导体行业中跨越三分之一的现场毛病都是由ESD惹起的。ESD导致的半导体毛病表示为漏电、短、、接触毁伤、栅氧缺陷、电阻金属接口损坏等。CMOS尺寸缩小的益处正在于降低功耗,提高速度,但更小的尺寸会让较薄的栅氧化层更容易正在EOS/ESD环境下遭到损坏。跟着手艺前进,尺寸不竭减小的半导体芯片、较薄的栅氧化层、多个电源、复杂的芯片以及高速工做的电,这些城市大幅提高ESD性。栅氧化层厚度的减小意味着较低的电流就可能使其遭到损坏。

  ESD预测是一项枯燥乏味的工做,由于ESD现象正在微不雅和宏不雅物理层面上城市发生。ESD设想是IC设想人员的一大挑和。跟着手艺不竭向深亚微米级成长,为了实现更高的质量尺度,CAD流程设想验证中具有加强功能的高稳健性高级预测模子,是应对ESD所必需的。

  ESD损坏凡是来历于人工操做、机械臂操做和制制中的其它设备,也来历于封拆本身累积的电荷。ESD是EOS的子集。可通过两种方式削减ESD惹起的IC毛病,一是正在制制、运输和使用IC的中确保恰当的人员操做和设备接地,以避免发生ESD问题;二是为封拆IC的引脚添加电,正在呈现ESD应力环境下转移内部电的高电流并钳制高电压。ESD电设想用于正在ESD事务中接通,从而钳制焊盘上的电压。

  现场前往器件的毛病阐发能通过显示毛病机制来协帮设想开辟工做。芯片制制商按照工业标精确保产物的ESD质量,不外他们无法节制客户若何操做,因而要进行片上无效的电集成和测试。

  本文将对EOS/ESD做根基引见,并谈谈电荷转移机制、ESD测试模子、电气特征和EOS/ESD相关机制,并给出一些毛病阐发取手艺的实例。

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